.2.5Теория
Асинхронные схемы могут быть класисифицированны как self-timed, speed-independent или delay-insensitive в зависимости от предположений о временных задержках в цепях. В этом разделе будут даны важные теоретические понятия, связанные с этой классификацией. Цель этого объснить основные идеи и дать представление об имеющихся проблемах и их решении. Более детальное описание теории представлено в [95, 54, 69, 35, 18].
.2.5.1Основы speed-independence
Для начала рассмотрим базовую модель схемы Дэвида Миллера и условия, при которых она speed-independent [93]. Схема моделируется вемсте с ее средой как замкнутая сеть вентилей. Вентили моделируются как Булевы операторы с соотвествующими ненулевыми задержками, а проводники предполагаются идеальными. В этом контексте схема может рассматриваться как набор конкурентных Булевых функций, по одной на кадый выход вентилей. Состояние схемы – это набор выходов со всех вентилей. На рисунке Figure 2 .16 изображена подобная схема для конвейера Миллера с интевртерами и буферами имитирующими процесс квитирования между левой и правой средами.
Вентили у которых выход соединен со входом стабильны: их «next output» такой же как и «current output», zi' = zi. Вентили вход которых изменяется при изменении выхода называются возбежденными; их «next output» отличен от «current output», т.е. zi' ≠ zi. Через случайное время возбужденный вентиль может спонтанно изменить свое состояние и стать стабильным. Вентиль переключается при этом изменяется его выход и в свою очередь другие вентили могут стать возбужденными и т.п.
ri' = not(ci); yi' = not(ai+1)
Figure 2.16 Muller model of a Muller pipeline stage with «dummy» gates modelling the environment behaviour.
Чтобы показать это представим схему подобную рисунку Figure 2 .16 в состоянии (ri, yi, ci, ai+1) = (0, 1, 0, 0). В этом состоянии ri возбужден, что соотвествует выставлению запроса левой средой. После переключения ri↑ схема попадает в состояние (ri, yi, ci, ai+1) = (1, 1, 0, 0) и теперь ci становится возбужденным. Для синтеза и анализа можно построить полный граф состояний представляющий все возможные переключения вентилей. Более детально это описано в главе 6. Здесь же ограничимся лишь объяснением основных идей.
В общем случае возможно что несоклько вентилей одновременно находятся в возбужлденном стостоянии. Если один из этих вентилей, скажем zi, переключится, вызывает инетерс что случится с остальными вентилями, у которых zi явлется одним из входов - они по-прежнему останутся возбужденными или выйдут из этого состояния. Цепь является speed-independent, если последнее никогда не происходит. Практическое значение явления стабилизации возбужденных вентилей без осуществления переключения это потенциальная опасноть, риск. Поскольку задержки неизвестны вентиль мождет сменить или нет свое состояние, или находиться в промежуточном состоянии, когда последующие эелементы ожидают стабильное состояние на его выходе.
Поскольку моджель включает Булевы переменные состояния для каждого вентиля (и для каждого сегмента проводников в delay-insensitive схемах) пространство состояний станоится достаточно большим даже для простых схем. В главе 6 представлены графы переклчекния сигналов (signal transition graphs) как наиболее абстрактное представление из которого могути быть синтезированы схемы.
Теперь, после описания и рассмотрения поведения схем на вентильном уровне необходимо ввести классификачию асинхронных схем.
Figure 2.17 A circuit fragment with gate and wire delays. The output of gate A forks to inputs of gates B and C
.2.5.2Классификация асинхронных схем
На вентильном уровне асинхронные схемы могут быть классифицированы как self-timed, speed-independent или delay-insensitive в зависимости от предположений о задержках в цепях. Для иллюстрации этого потребуется рисунок Figure 2 .17. На рисунке извображены 3 вентиля: A, B, и C, где выход A подключен ко входам B и C
Схемы speed-independent (SI) , представленные ранее это схемы работающие «правильно» при неизвестных ограниченных задержках на вентилях и идеальных проводниках (без задержек). Рассматривая рисунок Figure 2 .17 это подразумевает произвольные dA, dB, и dC, но d1 = d2 = d3 = 0. Предположение что проводники идеальны в настоящее время не соотвествует действиетльности. При допущении, что произвольные d1 и d2 и d2 = d3 и будут сосредоточены в вентилях, с теоретической точки зрения цепь все еще будет speed-independent.
Схемы функционирующие «корректно» при ограниченых неизвестных задержках как на вентилях так и на проводниках delay-insensitive (DI). Согласно рисунку Figure 2 .17 это подразумевает произвольные dA, dB, dC, d1, d2, и d3. Такие цепи сверхустойчивы. Прекрасный способ продемонстрировать что схема delay-insensitive это воспользоваться моделью Миллера, где все сегменты проводников (поле fork-ов) моделируются как буферы. И если эта модель схемы speed-independent то сама схема delay-in sensitive
Конечно класс delay-insensitive схем очень мал. Схемы состоящие только из C-элементов и инвенрторов могут быть delay-insensitive [82], И конвейер Миллера на рисунках Figure 2 .6, Figure 2 .9, и Figure 2 .16 прекрасный пример этого. Delay-insensitive cхемы допущением что задержки на проводниках после fork d2 = d3 назывваются quasi-delay-insensitive (QDI). Такие fork-и, где переходы на всех концах происходят одновременно, назвываются изохронными (более детельно обсуждаетося в следующих разделах). Обычно изохронные ветвления мождно найти в схемах на вентильном уровне где разработчик может управлять задержками на проводниках. На более выскоком уровне абстрации обычно рассматривается композиция delay-insensitive блоков.
Поскольку класс delay-insensitive схем очень мал, в большинстве литературных источников рассматриваются только quasi-delay-insensitive схемы.
И наконец пара слов о self-timed схемах: speed-independence и delay-insensitivity как было показано ранее хорошо укладываются в модели с неограниченными временными задержками. Схемы, исправная работа которых основана на предположениях о временных задержках, называются self-timed.
.2.5.3Изохронные ветвления
Различия между speed-independent и delay-insensitive схемами связаны с ветвлениями проводников, а точнее с тем одинаковы задержки до конца проводников или нет. Если задержэки идентичны, то ветвление проводников называется ихохронным.
Необходимость извохронных ветвлений связана с принципом индикации представленным в разделе 2.2. В соотвествии с рисунком Figure 2 .17 где вентиль A меняет свой выход. В итоге это изменение достигает входов вентилей B и C, и через некоторое время вентили B и C могут на изменение входа ответить изменение своего выхода. В этом случае можно говорить что изменение выхода вентиля A индицируется выходом на вентилях B и C. С другой стороны если только вентиль B ответил на изменение входа, то нет возможности установить достигло ли изменение входа вентиля C. В этом случае необходимо строгое соотвествие d2 = d3 (т.е. изохронность ветвления) которое позволит заключить, что если изменился выход вентиля B, то иземенние так же достигла и вентиля C.
.2.5.4Взаимодействе схем
В 2-фазном и 4-фазном подходе со связными данными управляющие схемы обычно speed-independent (в некоторых случаях даже delay-insensitive), но data-path схемы с соотвествующими задержками self-timed. Схемы реализвованные как 4-фазные двухпроводные чаще всего quasi-delay-insensitive. В схемах на рисунках Figure 2 .13 и Figure 2 .15 ветвления приходящие на входы C-элементов должны быть изохронными, в то время как ветвления подключенные ко входам вентилей OR delay-insensitive.
Различные классы схем, DI, QDI, SI и self-timed, предполагают взаимоисключающие методы проектирования всей системы, но абстрактное представление может быть использовано на различных уровнях проекта. В большинстве практических реализаций используется их совокупность. Например, процессоры серии Amulet [44, 43, 48] SI метод используется для реализации локальных асинхронных контроллеров, связные данные для локальной обработки данных, а DI для общей композиции системы. Другой пример фильтр для слухового аппарата, представленный в [103]. В этом проекте используется DI 4-фазный двухпроводный протокол в модулях RAM и арифметических схемах для надежной индикации завершения и SI схема с 4-фазным протоколом со связынми данными как верхний уровень проекта, что неколько отлично от проекта Amulet. Выбор того или иного протокола квитирования и способа реализации один из многих факторов при оптимизации асинхронных схем.
Важно помнить что speed-independence и delay-insensitivity это математические свояйства которые могут быть для данной реализации. Если абстрактные компоненты – такие как C-элементы или сложные вентили And-Or-Invert – заменяются в реализации простыми вентилями и ветвлениями проводников, то схема может перестать быть speed-independent или delay-insensitive. Например, если в слое конвейера Миллера, изображенного на рисунках Figure 2 .9 и Figure 2 .16 C-элемент на вентильном уровне заменить простыми вентилями AND и OR как показано на рисунке Figure 2 .6, то схема перестанет быть delay-insensitive. Подобное имеет место и при простных абстрациях на вентильном уровне; в CMOS примитивы N и P транзисторы, и даже простые вентили включают ветвление проводников.
В главе 6 будет более детально рассмотрено проектирование SI схем управления (поскольку для этого подхода имеется хорошо проработанная теория и инструментарий). Поскольку SI схемы полностью ингнорируют задержки на проводниках необходима некоторая внимательность при реализации таких схем. В целом можно считать, что принцип задржки отсутсвуют в малых схемах, включающих 10-20 вентилей, но это не всегда так: обычные процедуры размещения и трассировки CAD систем могут разбросать вентили по всему кристаллу. И даже если вентили расположены рядом друг с другом они могут иметь разный порог срабатывания, что вкупе с длинными фронтами сигналов может привести (и приводит) к сбоям. Для статических CMOS и низковольтных схем (VDD ≈ VtN + |VtP|) это не проблема, но для динамических схем с большим напряжением VDD (3.3 V or 5.0 V) логические уровни срабатывания могут сильно отличаться. Эта часто встречающаяся проблема более детально рассмотрена в [134].
|
