Principles of Asynchronous Circuit Design




НазваниеPrinciples of Asynchronous Circuit Design
страница8/64
Дата публикации14.05.2014
Размер3.5 Mb.
ТипРеферат
literature-edu.ru > Авто-ремонт > Реферат
1   ...   4   5   6   7   8   9   10   11   ...   64

.2.6Тестирование


Когда дело доходит до коммерческого применения асинхронных схем возникает вопрос тестирования. Тестирование это один из важнейших разделов со своеими особенностями, он лежит за пределами рассмотрения данного обзора за исключаение отдельные элементов. Следующий текст дает краткое представление о тестировании. Этот материал не важен для понимания последующих разделов и может быть пропущен.

Предыдущее обсуждение схем Миллера (возбуждение и переключение вентилей), принципы индикации и изохронныое ветвление непосредственно связано с обсуждением тестирования stuck-at ошибок. В модели stuck-at-fault моделируются ошибки вентильного уровня stuck-at-1 or stuck-at-0. В принципе индикации говорится что любое изменение входа вентиля должно быть отражено в его выходых. Асинхронные схемы активно используют механизм квитирования, что приводит к циклическому переключению между 0 и 1. В этом случае наличие stuck-at-fault ошмибки приводит к останову схемы: если останавливается один из компонентов, участвующих в квитировании, замирание распространяется по всей схеме. Соотвественно разработка набора тестовых процедур, полностью проверяющих на наличие stuck-at-faults ошибок, суть разработка тестовых последовательностей, переключающих все узлы, и в целом это относительно простая задача.

Поскольку изохронные ветвления это ветвления где переключения сигналов не индицируются всеми вентилями, на которые поступают, они могут быть источником нетестируемых ошибок stuck-at faults.

Тестирвоание асинхронных схем вклюает дополнительные трудности. Как будет показано в ледующих главах васинхронных схемах для реализации регистров используются защелки а не триггера. В совокупности с отсутствием глобального синхросигнала возникают сложности при непосредственном подключении регистров к цепям проверки. Другой результат самосинхронизации (т.е. отсутсвие глобального синхросигнала) это трудность пошагового прогона схемы по ее состояниям. Это не дает возможноти напрямую установить опреденное состояние, что необходимо для IDDQ тестирования, - метод используемы для проверки на КЗ и разрыв - наиболее частых ошибок в современной CMOS технологии.

Широкое использование элементов с памятью (такие как C-элемент Миллера), вместе с self-timed поведением делает сложным тестирование обратных связей реализующих хранение состояния. Delay-fault тестирование еще одну сложность.

Из предыдущего облсуждения может сложиться впечатление, что проблема тестирования асинхронных схем неразрешима. Это не совсем так. Истина заключается в том, что традиционная методика для тестирования синхронных сетей в данном случа напрямую неприменима. Ситуация схожа с той что быте обсуждена в следующих главах. В данном случае нужна совокупность методов. Хороший обзор по тестированию асинхронных схем приведен в [120]. И наконец проблемма тетисрования так же будет затронута в главах 13 и 15.

.2.7Заключение


В данной глеве представлены несколько основополагающих концепций. Далее пойдет речь о собственно проектировании схем.

Chapter 3Статические структуры потоков данных


В данной главе будет рассмотрено высокоуровневое проектирование асинхронных схем что эквивалентно RTL-уровню (register transfer level) для синхронных систем. На этом уровне схемы можно рассматривать как статические структуры потоков данных. Цель данной главы сфокусироватсья на поведении схем и абстрагироваться от деталей сигнализации квитирвоания.

.3.1Введение


Различные протоколы квитирования и связанные с этим способы реализации схем предсмтавленные в предыдущих разделах весьма разнообразны. Однако, если посмпотреть на схемы более абстрактно – на уровне потоков данных и каналов квитирования представлннном в главе 1 – это различие сотрется и будет правильно рассматривать выбор протокола квитирования и способа реализации схемы как решение при низкоуровневой реализации схемы, что можно рассматривать независимо от более абстрактных решений, определяющих собщие структуру и функциональность схемы.

В данном разделе будет рассмотрен 4-фазный протокол как наиболее часто встречающийся. С точки зрения потока данных он будет работать с потоками данных состоящими из пустых и действительнх значений – в 2-фазном протоколе будут находиться только действительные значения, но в остальном все будет точно таким же. Далее в качестве элепментов памяти будут рассматриваться простые защелки. Защелки управляются простыми правилами, оисанными в главе 1:

Защелка может принять и сохранить новый маркер (действительный или пустой) от своего предшественника, если его последователь принял и сохранил значение ранее в ней содержавшееся.

Защелки это единственный компонент, которые может инициировать и завершать квитирование как активная сторона, в то время как остальные компоненты «прозрачны» для механизма квитирования. Чтобы упростить различение защелок и комбинационных элементов в представлении потока данных будут использоваться квадраты с двойными вертикальными стенками (см. рисунок 3.1).


Figure 3.18 A possible state of a five stage pipeline.

t0: t2:

t1: t3:

Figure 3.19 Ring: (a) a possible slate; and (b) a sequence of data transfers.
1   ...   4   5   6   7   8   9   10   11   ...   64

Похожие:

Principles of Asynchronous Circuit Design iconСистема автоматизации проектных работ, или система автоматизированного...
Система автоматизации проектных работ, или система автоматизированного проектирования, сапр (cad, Computer-Aided Design) — программный...

Principles of Asynchronous Circuit Design iconВ. А. Геодакян Россия, Москва, Институт проблем экологии и эволюции им. А. Н. Северцова, ран
«asynchronous» theories are needed. This article suggests a theory, which gives interpretations and predictions

Литература


При копировании материала укажите ссылку © 2015
контакты
literature-edu.ru
Поиск на сайте

Главная страница  Литература  Доклады  Рефераты  Курсовая работа  Лекции