Министерство общего и ПРОФЕССИОНАЛЬНОГО образования РФ
Тульский государственный университет
кафедра электронных вычислительных машин
ПРЕПРОЦЕССОР
Курсовой проект по курсу «Схемотехника ЭВМ»
Автор: студент группы 220261 Азарнов Р.А. Направление: 552800
Обозначение работы: К2.004.101
Руководитель работы: Ю.Р. Венцлавович
Работа защищена: ____________ оценка __________
Члены комиссии: _______________
_______________
_______________
_______________
Тула 1999
СОДЕРЖАНИЕ.
ПРИЛОЖЕНИЕ 1 2
ПРИЛОЖЕНИЕ 2 2
ПРИЛОЖЕНИЕ 3 2
ПРИЛОЖЕНИЕ 4 2
ВВЕДЕНИЕ. 3
1 ЦЕЛЬ И ПОСТАНОВКА ЗАДАЧИ. 4
2 АНАЛИЗ АЛГОРИТМА ВЫПОЛНЕНИЯ ОПЕРАЦИЙ. 5
3. ВЫБОР ВАРИАНТА ФУНКЦИОНАЛЬНОЙ СХЕМЫ 7
3.1 Вариант №1 с использованием микросхем ТТЛ(ТТЛШ). 7
3.2 Вариант №2 с использованием микросхем ТТЛ(ТТЛШ). 9
3.3 вариант с использованием микросхем ЭСЛ. 9
4 СИНТЕЗ ФУНКЦИОНАЛЬНЫХ ЭЛЕМЕНТОВ. 11
5 СИНТЕЗ БЛОКА МИКРОПРОГРАММНОГО УПРАВЛЕНИЯ. 13
ЗАКЛЮЧЕНИЕ. 17
СПИСОК ИСПОЛЬЗУЕМОЙ ЛИТЕРАТУРЫ. 18
ПРИЛОЖЕНИЕ 1
ПРИЛОЖЕНИЕ 2
ПРИЛОЖЕНИЕ 3
ПРИЛОЖЕНИЕ 4
ВВЕДЕНИЕ.
Данный курсовой проект выполнен в целях закрепления теоретических знаний, полученных при изучении курса «Схемотехника ЭВМ», а также для получения навыков разработки цифровых устройств.
В проекте рассматривается построение функциональной схемы операционного блока, проводится расчет характеристик и параметров узлов ЭВМ, построение функциональной электрической и принципиальной схем операционного блока в заданной системе исполнения интегральных схем, приобретаются навыки работы с нормативно – справочной литературой.
1 ЦЕЛЬ И ПОСТАНОВКА ЗАДАЧИ.
Целью курсового проекта является разработка препроцессора, осуществляющего в реальном времени в режиме накопления отыскание максимального значения:
Где: i – текущий дискретный отсчет;
N – размер обрабатываемого массива.
Исходные данные для проектирования:
-
размер выборки N = 32;
-
форма представления чисел – с фиксированной запятой;
-
связь препроцессора с другими устройствами – через системную магистраль Multibus (И-41);
-
формат входных/выходных данных L=32;
-
внутренний формат данных L=32;
-
частота поступления входных отсчетов данных fд=3,75 МГц (tд=266,7нс);
-
допустимое время задержки выходного потока данных (y) относительно входного потока (хi) Тзд=1.6 мкс;
-
потребляемая мощность Рдоп=250 Вт;
-
требуемая надежность Р(10000)>0,85;
-
условия эксплуатации соответствуют группе 7;
-
типоразмер плат – 233,4160;
-
тип разъема СНП 34-90.
2 АНАЛИЗ АЛГОРИТМА ВЫПОЛНЕНИЯ ОПЕРАЦИЙ.
Анализ исходных данных позволяет сделать следующие выводы:
Так как все операции производятся только с текущим входным значением хi, то не целесообразно вводить в аппаратную реализацию препроцессора буферного запоминающего устройства (стека) на 32 элемента.
Полезная площадь для размещения микросхем:
Sп=203,4*140=28476мм2.
Требования по условиям эксплуатации заставляют использовать микросхемы, предназначенные для устройств специального назначения (с отсутствующим первым символом «К» в обозначении микросхемы), использовать конструкции повышенной жесткости.
Алгоритм реализации заданной функции приведен на рис.2.1 для реализации алгоритма необходимо выполнение микроопераций сравнения 32-х разрядных чисел без знака, а также операция инкремента 4-х разрядного счетчика.
Описание алгоритма:
Во временный регистр записывается самый первый элемент входной последовательности, затем, по мере поступления остальных данных происходит сравнение содержимого временного регистра с новым значением. Если данные в регистре меньше нового значения, то в регистр заносится новое число.
Далее процесс повторяется до тех пор, пока не будет подан сигнал STOP, который прекращает работу препроцессора или сигнала START (RESET), который приводит к перезапуску препроцессора с самого начала обработки данных.
Рис. 2.1 Алгоритм вычисления заданной функции.
3. ВЫБОР ВАРИАНТА ФУНКЦИОНАЛЬНОЙ СХЕМЫ
Выбор элементной базы препроцессора начнем с широко распространенного типа микросхем – ТТЛ(ТТЛШ) [1,2,3,4].
3.1 Вариант №1 с использованием микросхем ТТЛ(ТТЛШ).
В качестве буферных регистров возьмем регистры КР1533ИР37, а в качестве рабочего КР1533ИР27, которые имеют следующие характеристики: рабочая частота не более 50 МГц, длительность высокого и низкого уровня синхроимпульса не менее 10 нс. Время опережения установки данных до импульса синхронизации – 10 нс. Исходя из этого выберем частоту синхроимпульсов равную 40 МГц (25 нс) а длительность высокого и низкого уровней равной 12.5 нс.
Компаратор строится на микросхемах сравнения КР1533СП1(рис. 4.1).
Времена задержек основных элементов препроцессора приведены в табл.1.
Таблица1
Времена задержек основных функциональных элементов препроцессора
Функциональный элемент
|
Микросхемы
|
время задержки, нс
|
Комментарий
|
Входной буфер(регистр)
|
КР1533ИР37
|
14
|
|
Компаратор
|
КР1533СП1
|
40*3=120
|
три последовательные ступени
|
Регистр
|
КР1533ИР27
|
11
|
|
Выходной буфер(регистр)
|
КР1533ИР37
|
14
|
|
Общее время задержки
|
159
|
|
По данным этой таблицы и рис.2.1 рассчитаем сколько тактов синхронизации требуется препроцессору, чтобы выдать верный результат. Расчеты сведем в табл.2
Таблица 2
Таблица микроопераций
YI
|
содержание
|
элемент
|
такты
|
управляющий сигнал / комментарий
|
Y1
|
RGX:=DBI
|
X
|
1
|
C1
Прием данных
|
Y2
|
RGMAX:=RGX
|
CMP
MAX
|
2,3,4,
5,6,7
|
C2 / if RGMAX |
Y3
|
RGY:=RGMAX
|
Y
|
8,9,
10,11
|
C3 / выдача максимума на выходную шину
|
Как видно из таблицы, время вычисления результата (период выдачи) занимает 11 тактов синхронизации, что совпадает с периодом поступления данных. Данный вариант вполне приемлем.
Функциональная схема операционной части препроцессора представлена на рис.2.2, временная диаграмма процесса вычисления заданной функции представлена в приложении 1.
Для устойчивой работы операционного блока необходимо, чтобы частота выходных данных соответствовала частоте выходных данных, т. е. результат должен выдаваться через периоды времени tзд=1/3.75=266.7 нс. Учитывая быстродействие, с которым должен работать операционный блок и проанализировав времена задержек серии ТТЛ(ТТЛШ) приходим к выводу, что использование ТТЛ(ТТЛШ) вполне приемлемо при заданных условиях быстродействия, следовательно за элементную базу берем микросхемы типа ТТЛ(ТТЛШ).
Частоту CLK выбираем из условия, что период CLK должен быть не меньше времени записи в регистр. Необходимая длительность синхроимпульса для записи в регистр: tRG = 15 нс; Тогда ТCLK 15 нс, т. е. fCLK=40 МГц
Рис. 3.1 Функциональная схема операционной части.
3.2 Вариант №2 с использованием микросхем ТТЛ(ТТЛШ).
В первом варианте препроцессора схема сравнения 32-х разрядных чисел строится на 4-х разрядных компараторах. Рассмотрим другой вариант, с использованием многофункциональных АЛУ (например 4-х разрядный КР1533ИП3).
Для синтеза 32-х разрядного компаратора на АЛУ потребуется 8 микросхем АЛУ и 3 микросхемы ускоренного переноса (ИП4), которые используются совместно с ИП3 для ускорения выполнения операций. Это на 3 микросхемы больше чем в первом варианте. Из-за своей универсальности и способности выполнять огромное количество операций микросхема АЛУ имеет значительные размеры, меньшую отказоустойчивость и потребляет значительно больше мощности чем схемы сравнения.
Также на управляющие входы арифметико-логического устройства нужно подавать код выбора микрооперации (5 статических сигналов).
На основании всего вышеперечисленного делаю вывод, что данный вариант значительно уступает варианту №1.
3.3 вариант с использованием микросхем ЭСЛ.
Данный вариант имеет смысл рассматривать в случае неприемлемости использования ТТЛ(ТТЛШ), если временя задержки не удовлетворяет заданным условиям. Микросхемы типа ЭСЛ очень быстродействующие, но имеют ряд следующих недостатков:
-
логические уровни не соответствуют уровням ТТЛ, и для согласования требуется применять специальные преобразователи уровней;
-
из-за огромного быстродействия и частоты требуется специальным образом согласовывать линии связи, так как в них могут возникать искажения сигналов.
4 СИНТЕЗ ФУНКЦИОНАЛЬНЫХ ЭЛЕМЕНТОВ.
Функциональные элементы схемы реализуются следующим образом:
С целью уменьшения потребляемой мощности и количества микросхем для реализации 32-х разрядной схемы сравнения чисел вместо многофункциональных АЛУ, используем специальные микросхемы сравнения 4-х разрядных чисел с возможностью расширения разрядности(Рис.4.1). Всего требуется 8 корпусов 238.16-1
Рис. 4.1 Схема сравнения 32-х разрядных чисел.
32-х разрядные буферные регистры операционной части препроцессора реализованы на микросхемах 8-разрядных регистров КР1533ИР37 (корпус 2140.20-8). Применение выхода с тремя состояниями и увеличенная нагрузочная способность обеспечивает возможность работы непосредственно на магистраль без дополнительных схем интерфейса.
32-х разрядный регистр для хранения промежуточного значения результата реализован на микросхемах 8-разрядных регистров КР1533ИР27 (корпус 2140.20-8).
5 СИНТЕЗ БЛОКА МИКРОПРОГРАММНОГО УПРАВЛЕНИЯ.
Блок управления строится в виде управляющего автомата, выдающего управляющие сигналы:
-
С1 – для записи во входной буферный регистр;
-
С2 – для записи во временный регистр;
-
С3 – для записи в выходной буферный регистр.
Для построения управляющего автомата строим временную диаграмму управляющих сигналов (рис.5.1).
Рис. 5.1 Временная диаграмма работы управляющего автомата.
Управляющий автомат (рис.5.2) состоит из синхронного двоичного 4-разрядного счетчика 1533ИЕ5, который имеет два информационных входа D0 – для счета тактов синхронизации и D1 – для внешней связи выхода счетчика-делителя на два со входом трехразрядного счетчика и 4-х входового дешифратора 1533ИД3. Дешифратор служит для выбора сигнала управления в нужный момент времени.
Управляющие сигналы с выхода дешифратора подаются на операционную часть препроцессора через блок логики 3И-Нех3 (инверторы) КР1533ЛА4(201.14-1). В качестве запоминающего элемента для выделения из последовательности чисел самого первого значения Х используется синхронный D-триггер с дополняющими выходами (прямой и инверсный выход) 1533ТМ2(201.14-1).
Рис. 5.2. Управляющий автомат.
D-триггер устанавливается в “1” при инициализации препроцессора по сигналу START (RESET). Этот триггер через логический элемент И-НЕ вырабатывает вместе с дешифратором сигнал записи данных во временный регистр (сигнал C2). Таким образом реализуется запоминание самого первого элемента последовательности входных данных. После чего триггер сбрасывается в ноль и далее не влияет на сигнал записи данных.
Временная диаграмма управляющего автомата приведена на рис. 5.1.
6 СОСТАВ ФУНКЦИОНАЛЬНЫХ ЭЛЕМЕНТОВ.
В результате выполнения предыдущих этапов составляем таблицу состава функциональных элементов:
Функциональные элементы
|
Тип микросхем
|
Тип корпуса
|
Время задержки, нс
|
Количество корпусов
|
Посадочное место
|
Потребляемая мощность, Вт
|
Размеры, мм
|
Общая площадь, мм2
|
1
|
2
|
3
|
4
|
5
|
6
|
7
|
8
|
RG1,RG3
|
КР1533ИР37
|
2140.20-8
|
32
|
8
|
7.527
|
405
|
1.08
|
RG2
|
КР1533ИР27
|
2140.20-8
|
15
|
4
|
7.527
|
202.5
|
0.63
|
CMP
|
KP1533СП1
|
238.16-1
|
20
|
8
|
7.521.5
|
1290
|
4.84
|
CTR
|
КР1533ИЕ5
|
201.14-1
|
70
|
1
|
7.519.5
|
146.25
|
0.71
|
DC
|
КР1533ИД3
|
2142.24-2
|
36
|
1
|
7.522
|
165
|
0.82
|
Отдельная логика:
3И-НЕ3
|
КР1533ЛА4
|
201.14-1
|
11
|
1
|
7.519.5
|
146.25
|
0.16
|
D-триггер
|
КР1533ТМ2
|
201.14-1
|
15
|
1
|
7.519.5
|
146.25
|
0.22
|
Всего
|
24
|
|
2501,25
|
8.46
|
Анализ таблицы позволяет сделать вывод о необходимом количестве ТЭЗов:
Отсюда видно, что конструктивно препроцессор при заданном размере плат может быть выполнен на одном ТЭЗ. Кроме микросхем ТЭЗ включает вилку разъема заданного типа (СНП34-90), фильтрующие конденсаторы: 2 электролитических и 5 (5 штук – на 1 микросхему) керамических КМ–51–Н90–0.05, устанавливаемые на плате в непосредственной близости от микросхем. Для подачи "1" устанавливаются резисторы между питанием и землей.
Приняв для микросхем и разъема =1*10-7
P(10 000)=exp(-(24+1)*10-7*104)=0.975
Проверку правильности разработанного ТЭЗ (верификацию схемы) можно выполнить с помощью ППП САПР P-CAD . Для этого необходимо задать тестовые воздействия на входы модели схемы ТЭЗ, получить временные диаграммы результирующих сигналов в задаваемых контрольных точках и выявить неопределенные состояния определяющие режимы сбоев, которые устраняются путем введения избыточных дополнительных элементов. Тем самым корректируется принципиальная схема ТЭЗ. Затем определяются проверочный и диагностический тесты .
По полученным временным диаграммам и по отлаженной принципиальной схеме определяются параметры препроцессора :
- время задержки выходного потока данных относительно входного
Тзд 275 нс (11 тактов синхронизации)
При разработке конструкции решается задача размещения микросхем и предусматриваются меры защиты от воздействия климатических и механических факторов, соответствующих группе 7 и ремонтоспособность.
Размещение микросхем производится с помощью таблицы связей. Микросхемы устанавливаются с воздушным зазором 1,5 мм. Ориентация микросхем 00.На плате устанавливается вилка разъема СНП34-90. С другой стороны платы устанавливается лицевая планка.
В периферийной зоне платы рядом с лицевой планкой размещаются контрольные гнезда.
Тепловой режим обеспечивается средствами естественного воздушного охлаждения. В целях защиты элементов и печатной платы от влаги ТЭЗ покрывается лаком ПФЛ-86.
Ремонтоспособность обеспечивается:
-
наличием контрольных точек для подсоединения измерительной аппаратуры при настройке и контроле за работой препроцессора;
-
разработкой с помощью САПР диагностического и проверяющего теста.
ЗАКЛЮЧЕНИЕ.
В результате выполнения курсового проекта была спроектирована схема препроцессора выполняющего заданную функцию. Был выбран оптимальный вариант схемы. Оценены ее параметры и построена временная диаграмма. Также были получены навыки оформления технической документации.
СПИСОК ИСПОЛЬЗУЕМОЙ ЛИТЕРАТУРЫ.
-
Логические ИС КР1533, КР1554. Справочник. 1 и 2 части,
И.И.Петровский.
-
справочник разработчика и конструктора РЭА. Элементная база. Книга 2, Масленников М.Ю.
-
“Применение интегральных микросхем в электронной вычислительной технике” Б. Н. Файзулаев, Б. В. Тарабарин.
-
Справочник по интегральным микросхемам. Под ред. Б.В.Тарабарина.
|
